Beschreibung
In diesem Buch geht es um den Entwurf von asynchronen Viterbi-Decodern mit geringer Leistung. Aufgrund der Anforderungen an hohe Geschwindigkeit, niedrige Leistung, geringes Gewicht und lange Batterielebensdauer hat ein Low-Power-Viterbi-Decoder eine große Nachfrage im Kommunikationsbereich.In mobilen Kommunikationssystemen nimmt der Viterbi-Decoder eine größere Chipfläche ein, was direkt mit der Verlustleistung zusammenhängt. Daher haben wir ein solches System entwickelt, das weniger dynamische Leistung verbraucht und in Anwendungen mit geringem Stromverbrauch eingesetzt werden kann. Anstelle der Verwendung eines globalen Taktgebers wurde das System mit einem lokalen Taktgeber entworfen, wobei eine stromsparende Technik wie die 2-Phasen-Level-Codierung mit Dual-Rail-Codierung und die Minimum-Transition-Hybrid-Register-Exchange-Decodierungsmethode eingesetzt wurde, um die Schaltaktivität zu reduzieren und unnötige Speicheroperationen zu vermeiden, um die dynamische Leistung des Decoders zu verringern. Das entworfene System wurde mit verschiedenen Eingangsvektoren getestet und die dynamische Leistung wurde für synchrone und asynchrone Viterbi-Dekoder berechnet. Die vergleichende Leistungsanalyse mit verschiedenen Dekodierverfahren hat gezeigt, dass der asynchrone Viterbi-Decoder eine geringere Leistungsaufnahme hat als der synchrone Viterbi-Decoder.
Autorenporträt
Dr. Surekha Tadse werkt als assistent-professor in het G H Raisoni College of Engineering, Nagpur, (MH), India. Haar interessegebied is communicatie en VLSI. Ze heeft meer dan 30 papers gepubliceerd in gerenommeerde tijdschriften en conferenties.Dr.Sanjay Haridas is werkzaam als Professor en Decaan Academici in het J D College of Engineering and Management, Nagpur.
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